<학회 후기>

2018 춘계 공동 학술대회는 비즈니스 애널리틱스와 스마트 경영이라는
주제로 경주에서 진행 되었다. 여러 Session 중 반도체
분야의 DATA 분석 기법들에 대한 내용이 특히 흥미로웠다. 반도체
제조 공정은 수개월 동안 수백 개 이상의 여려 공정을 순차적으로 진행 되는 만큼 매우 복잡하고 관리가 어려운 부분이 있다. 이번 학회에서는 이런 어려운 부분들을 해결하기 위한 몇가지 방법론이 발표되었는데 크게 가상계측과 중요 변수
선택, 최적 경로 해석에 관한 부분이었다. 어려운 알고리즘이
아닌 단순한 알고리즘으로 분석하는 내용들이 대부분으로 실제 반도체 분야에서 데이터 분석을 시작하고 이용하는 단계여서 쉬운 알고리즘이지만 어떻게
적용하는지가 더 중요한 부분으로 느껴졌다. 여러 세션의 발표 내용을 보면서 처음 듣는 내용도 많았지만
다른 사람들의 생각을 볼 수 있었고, 여러 분야의 다양한 내용들을 많이 볼 수 있어서 좋았다. 무엇보다도 앞으로 어떤 연구를 해야 할지에 대한 많은 고민을 한 점이 좋았던 것 같다.

<청취 휘기>

-. 반도체 공정에서의 수율 기반 최적 설비 경로 도출 방법 개발

수율은 wafer 에 설계된 칩의 개수 중 정상 생산된 칩의 개수의
비율을 나타내는 것으로 수율이 높다는 것은 같은 input으로 더 많은 output을 얻는다는 말이므로 회사의 수익성에 직결되어 있다. 이
연구에서는 어떠한 설비 경로로 진행된 자재들이 더 좋은 또는 나쁜 수율을 가지는지 확인 하여 최적의 설비 경로를 도출하는 방법을 찾는 것을 목표로
하였다. 기존의 연구는 단일 공정과 수율간의 관계를 도출하여 공정을 최적화 하였다면 이번 연구에서는
설비 경로를 고려 했다는 것이 특징이다. 수율이 높은 wafer 그룹을 BOB, 수율이 낮은 wafer 그룹을 WOW 로 설정하여통계분석과 process mining 을 이용하여
설비 최적 운영 Path 를 확인하는 방법으로 유의/더미
설비를 분석하고 설비 흐름을 분석하여 최적화된 설비 path 를 확인 하였다. 실제 공정 로그로 생성된 모델은 매우 목잡하여 중요 설비만 이용하는 단순화를 진행 하였으며 상위/하위 규정도 각 10% 씩으로 규정하여 단순화 하여 진행 되었다. 재미있었던 점은 실제 회사에서도 이런 일을 많이 한다는 것이다. 전체
공정까지는 아니더라도 수십개의 부분 공정에 대해서는 어느정도 최적 path 를 구축하여 진행 하고 있는
점을 보면 향후 path 최적화에 대한 부분은 계속 연구가 될 것 같다. 아쉬웠었던 점은 최적 path 를 도출 할 시 시간에 대한 최적화가
없었다는 점이다. 좋은 설비로만 계속 진행을 할 수는 없기 떄문에 어느정도는 path 를 분산 시켜줘야 하는데 실시간으로 이런 부분들이 반영되어 진행되는 LOT
마다 자기만의 최적 path 를 알고 진행 한다면 더 좋은 품질의 생산이 가능해 질 것
같다.

-. 반도체 포토리소그래피 공정의 Overlay
error 보정을 위한 하이브리드 모델링

반도체 공정이 점점 고도화 되어 가면서 Overlay 제어가 더 중요해지고
있다. 공정이 고도화 된다는 의미는 최소 선폭이 작아지고 있다는 의미이고, 이 작아진 최소 선폭에 해당하는 pattern 들을 정확히 맞춰야
불량이 없는 정상적인 제품을 생산할 수 있다. 기존에는 Error 보정을
위하여 선형 회귀식으로 하였으나 필드별 경향이 덜 반영 되거나 필드별 회귀식을 다르게 할 경우 과적합 문제가 발생하였다. Overlay 에러 모델링은 측정된 오버레이 에러에 대해서 회귀분석을 통해 나온 각 회귀 계수를 이용하여 잔차를
최소화 하는 것으로 OLS / Ridde Regression 을 이용하여 계산하였다. OLS 를 이용하여 분석 시 Wafer 모델은 underfitting 문제가 발생하고 field 별 모델에서는 field 경향성을 높게 반영하여 overfitting 문제가 발생한다. 그래서 wafer term 을 가지고 OLS 회귀분석을 수행하여 error 와 residual 계산 후 field term 을 가지고 ridge 회귀분석 모델링을 수행하는 방식으로 분석을 진행 하였다. 이를
하이브리드 모델링이라고 하고 앙상블기법을 이용하여 wafer 모델링과 field 모델링의 회귀계수를 평균내서 최종 모델을 도출하였다. MAE/MSE 를
이용하며 평가 결과 전체적으로 준수한 결과를 보여주었다. 발표를 들으며 흥미로웠던 점은 이 문제는 반도체
제조에 있어서 가장 중요한 부분이어서 특히 흥미로웠다. 예전에는 Overlay
offset 값 도출을 위한 분석식으로 한 개나 두개정도의 변수를 사용하여 진행하였는데 더 많은 변수를 선택하여 계산하면 너무 오래
걸리기도 하고 그만큼 정확한 data 가 필요가 없었기 떄문이었다. 최근에는
컴퓨터의 발전으로 계산도 빨라지고 추출할 수 있는 data 의 종류나 수도 많아 져서 이미 많은 변수를을
가지고 보정값을 도출 하고 있다. 이 연구에서 말한 wafer/field
term 들은 이미 활용되고 있는 수준이나 얼마나 Fitting 이 잘 되는가에 더 의미가
있을것 같다. 수익성이 걸린 문제로 최적 솔루션을 찾을 수 있다면 반도체 공정에 큰 발전이 될 것 같다.